Miércoles: Leonardo M. Reyneri (Politecnico di Torino)

Título: Increasing tolerance to transient and permanent faults in critical systems - applications to small satellites

Descripción:

El diseño y análisis de sistemas tolerantes a fallos provocados por radiación ionizante es una disciplina cada vez más importante en la industria aeroespacial. En esta charla, en primer lugar, se presentarán y analizarán las principales fuentes de error y fallos, tanto temporales como permanentes, que tienen lugar en los sistemas críticos para la seguridad y, en particular, en el espacio. Se analizarán en profundidad los efectos de las radiaciones ionizantes que caracterizan a las misiones de satélite, tanto en sistemas analógicos como en digitales, con y sin memoria. Posteriormente, se considerarán los sistemas hardware y software para mitigar los efectos de los errores y las técnicas de protección de datos, con el objetivo de obtener sistemas integrados de bajo costo pero de alta confiabilidad. Finalmente, se presentará una técnica para la sincronización de códigos en sistemas de redundancia triple (TMR) autónomos y distribuidos.

Biografía:

Profesor de Electrónica en el Politécnico de Turín, recibió M.Sc. cum laude en el Politécnico de Turín en 1984 (Ingeniería Electrónica) y el doctorado en 1992. El Profesor Reyneri se encuentra actualmente activo en el diseño de sistemas espaciales de bajo coste y micro y mini satélites modulares para vigilancia y monitorización ambiental. Es responsable de un grupo que reúne a socios académicos e industriales, con el objetivo de desarrollar técnicas y circuitos innovadores para sistemas espaciales modulares de bajo coste. Es también uno de los desarrolladores de la arquitectura ARAMIS, que condujo al desarrollo de tecnologías innovadoras, técnicas de circuitos, aproximaciones software y métodos de prueba para micro y mini satélites de bajo coste. Algunas demostraciones de estas tecnologías innovadoras pronto se lanzarán en órbita y otras demostraciones volarán a la Estación Espacial Internacional (ISS). Ha publicado más de 240 artículos y posee 8 patentes. También ha sido editor invitado y revisor de revistas y conferencias internacionales y ha participado en comités de programa o en gestión de conferencias internacionales. También pasó algunos períodos en la Agencia Espacial Europea (3 años) y en la Universidad de Pisa (3 años), Edimburgo y la Universidad de Granada. Ha sido coordinador de varios programas nacionales de investigación, dos proyectos europeos, junto con dos grandes proyectos regionales para el desarrollo de ideas innovadoras. Actualmente colabora con el MIT en Boston (EE.UU.), SUPSI en Lugano (CH) y otras universidades europeas en el campo de nano y microsatélites.

Jueves: Mateo Valero (Barcelona Supercomputing Center)

Título: From Classical to Runtime Aware Architectures and Beyond

Descripción:

When uni-cores were the norm, Instruction Level Parallelism (ILP) and Data Level Parallelism (DLP) were exploited to increase the number of instructions executed per cycle. The main hardware approaches exploiting ILP were Very Long Instruction Word (VLIW) processors, which require to statically determine dependencies between instructions, and Superscalar designs, which dynamically detect and execute multiple independent instructions in parallel by using several execution units. Computer architects started to combine superscalar processors with pipelined, out-of-order and speculative execution to mitigate the increasingly large memory latencies. In this context, simple Instruction Set Architectures (ISA) allowed to decouple the hardware design from the software. More recently, the traditional ways to increase hardware performance to the rate predicted by the Moore's Law vanished. The integration of symmetric multiprocessors on a single chip has compensated the frequency stagnation problem. However, such kind of multi-core architectures do not decouple the hardware design from the software stack in the same easy way as uniprocessors did. They face multiple problems in terms of power consumption, programmability or memory latency. The solution is to give more responsibility to the parallel runtime system and to let it tightly collaborate with the hardware. The runtime has to drive the design of multi-core architectures. In this talk, we introduce an approach towards a Runtime-Aware Architecture (RAA), a massively parallel architecture designed from the runtime's perspective. RAA aims at supporting the activity of the parallel runtime system in three ways: First, to enable fine-grain tasking; second, to improve the performance of the memory subsystem by exposing hybrid hierarchies to the runtime; and, third, by using vector units. During the talk, we will give an overview of the problems RAA aims to solve and provide some examples of hardware components supporting the activity of the parallel runtime system. This talk also describes several ways to improve the RAA concept even more. They consist in exploiting the dynamic information available at the hardware level by using artificial intelligence approaches.

Biografía:

Mateo Valero (http://www.bsc.es/cv-mateo) es Ingeniero Superior de Telecomunicación por la ETSIT de Madrid en Junio de 1974 y Doctor Ingeniero de Telecomunicación por la ETSIT de Barcelona en Marzo de 1980. Desde 1983, es catedrático de la Universidad Politécnica de Cataluña (UPC). Ha publicado más de 700 artículos en el área de la arquitectura de los computadores de altas prestaciones. Director del Barcelona Supercomputing Center – Centro Nacional de Supercomputación. Entre sus premios, el premio Eckert-Mauchly 2007, otorgado por el IEEE-ACM; premio Seymour Cray 2015, otorgado por el IEEE; premio Charles Babbage 2017, otorgado por IEEE; premio “Harry H. Goode” 2009 otorgado por el IEEE; premio ACM Distinguished Service Award 2013; premio “Hall of Fame” en el marco del ICT European Program, seleccionado como uno de los 25 investigadores europeos más influyentes en IT, Tecnologías de la Información. Fellow del IEEE, Fellow distinguido de Intel y Fellow del ACM. Dos premios nacionales de investigación que son: el "Julio Rey Pastor" en Informática y Matemáticas y el “Leonardo Torres Quevedo” en Ingeniería; premio Rey Jaime I de Investigación de la Generalitat Valenciana; “Creu de Sant Jordi 2016”, otorgado por la Generalitat de Cataluña; Premio de la Fundación Catalana Recerca e Innovación; premio Aragón concedido por el Gobierno de Aragón, “Condecoración de la Orden Mexicana del Águila Azteca” 2018 concedida por el Gobierno de México. Es académico fundacional de la Real Academia de Ingeniería de España, académico correspondiente de la Real Academia de Ciencias Exactas, Físicas y Naturales, académico de la Real Academia de Ciencias y Artes de Barcelona, académico de la Academia Europea, académico correspondiente de la Academia Mexicana de Ciencias, académico de la Academia de Ingeniería de México, académico de honor electo de la Real Academia Europea de Doctores, académico de la Academia de Gastronomía de Murcia. Es Doctor Honoris Causa de las Universidades de Chalmers, Belgrado, Las Palmas, Veracruz, Zaragoza, Complutense de Madrid, Cantabria, Granada y CINVESTAV México. En 1998, fue elegido hijo predilecto de su pueblo, y en el año 2006, la asociación de madres y padres de alumnos de Alfamén, decidió poner su nombre al Colegio público donde el profesor Valero había estudiado.

Jueves: Jesús Labarta (Barcelona Supercomputing Center)

Título: From the latency to the throughput age

Descripción:

The talk will present a vision of the evolution of architectures and high end computing in the last years, how this is impacting the programming practices and I consider the nature of the changes that are and will happen in the next years. The fundamental assumption is that we must undergo a transition from the latency dominated age we come from to a throughput oriented age. This change holistically impacts architectures, programming models and applications, but beyond the specific technologies used at the different levels, really implies a mindset change in the actors involved at the different levels. I will present opinions on possible implications of this mindset change and how I believe it will help achieve higher productivities and system efficiency.

Biografía:

Jesus Labarta is full professor on Computer Architecture at the Technical University of Catalonia (UPC) since 1990. Since 2005 he is responsible of the Computer Science Research Department within the Barcelona Supercomputing Center (BSC). His major directions of current work relate to performance analysis tools, programming models and resource management. His team distributes the Open Source BSC tools (Paraver and Dimemas) and performs research on increasing the intelligence embedded in the performance analysis tools. He is involved in the development of the OmpSs programming model and its different implementations for SMP, GPUs and cluster platforms.

Jueves: Cristina Estavillo (HP)

Título: R&D in HP: retos, investigación y desarrollo en tecnologías de impresión.

Biografía:

Cristina Estavillo has a strong R&D background in the firmware and software domains. She is currently R&D FW director in HP Inc labs in Barcelona, leading an organization of more than 70 SW engineers. Along her career, she has worked in new product development in different businesses and geographies. Cristina holds a Msc in Telecomunications engineering and a Msc in Software engineering. She is also certified by Stanford University on Innovation and Entrepreneurship.

Viernes: María Jesús Garzarán (Intel Corporation)

Título: Cómo Mejorar la Implementacion de MPI para los Multiprocesadores del Futuro

Descripción:

MPI es el estándar de facto utilizado para la comunicación entre procesos en multiprocesadores de memoria distribuida. MPI es la librería mas utilizada por la mayoría de supercomputadores del mundo, y por eso la escalabilidad de las aplicaciones depende sustancialmente de una buena implementacion de MPI. En esta charla presentaré algunas de las contribuciones que Intel esta haciendo a MPICH-OFI*, una implementación de MPI basada en MPICH y que utiliza OpenFabrics Interfaces (OFI*) como interfaz con la tarjeta de comunicación. Esta charla discutirá mejoras para reducir el número de instrucciones necesarias para la comunicación entre procesos, y consecuentemente reducir el coste de la comunicación. Tambien describiré el diseño de nuevos algoritmos para realizar operaciones colectivas. En estos algoritmos, la comunicación entre nodos ha sido mejorada utilizando un planificador basado en un grafo de dependencias. Este método incrementa el nivel de paralelismo y se beneficia de comunicación a través de memoria compartida dentro del nodo. Durante la presentación, haré comparaciones con otras implementaciones de MPI que mostrarán que el nuevo diseño reduce significativamente el tiempo invertido en la comunicación.

Biografía:

María Jesús es Principal Engineer en Intel, donde lidera el equipo que contribuye a MPICH, la implementación abierta de MPI del Argonne National Laboratory. Antes de trabajar en Intel, Maria fue Research Professor en el Departamento de Computación de la University of Illinois, Urbana-Champaign. María Jesús se licenció en Informática de Sistemas por la Universidad Politécnica de Valencia y tiene un doctorado por la Universidad de Zaragoza. María Jesús obtuvo el Premio a la Mejor Tesis Doctoral de la Universidad de Zaragoza en 2002, ha sido galardonada con un Distinguished Paper en PLDI 2014, y con el Best Poster Award en Cluster 2015. Actualmente, María Jesús es Program Chair del Experiments Area de IPDPS 2019.

Los comentarios están cerrados.